магистрант, 150000 Россия, Ярославль, ул. Советская д. 14;
Факультет Информатики и Электротехники, научный сотрудник, PO Box 527, FI-33101, Korkeakoulunkatu 10, Тампере, Финляндия
150000, Sovetskaya str., 14, Yaroslavl, Russia;
PO Box 527, FI-33101, Korkeakoulunkatu 10, Tampere, Finland
аспирант, 191186, Россия, Санкт-Петербург, наб. реки Мойки, д.61
аспирант, 191186, nab. reki Moiki, 61, St.Petersburg, Russia
магистрант, 191186, Россия, Санкт-Петербург, наб. реки Мойки, д.61
магистрант, 191186, nab. reki Moiki, 61, St.Petersburg, Russia
доцент, PO Box 527, FI-33101, Korkeakoulunkatu 10, Тампере, Финляндия
доцент, PO Box 527, FI-33101, Korkeakoulunkatu 10, Tampere, Finland
профессор, PO Box 527, FI-33101, Korkeakoulunkatu 10, Тампере, Финляндия
профессор, PO Box 527, FI-33101, Korkeakoulunkatu 10, Tampere, Finland
Рассматривается современная архитектура процессоров общего назначения, ее основные компоненты, описывается эволюция, а также подчеркиваются проблемы, препятствующие дальнейшему развитию такой архитектуры. Далее рассмотрены предложенные ранее пути развития процессоров, подчеркиваются их недостатки и предлагается новая архитектура, основанная на беспроводном доступе к кеш-памяти в многоядерных процессорах. В основе предлагаемого решения лежит организация надежного обмена данными между кешем третьего уровня и ядрами процессора через беспроводной канал в терагерцовом диапазоне. Таким образом, масштабируемость системы повышается до десятков и, потенциально, сотен ядер. В то же время, детальный анализ применимости предложенного решения требует точного предсказания количества информации, передаваемой между ядрами и кеш-памятью в процессорах текущего и следующего поколения. В данной работе рассматриваются основные подходы к построению оценки количества передаваемых данных, выделены их достоинства и недостатки. Авторы останавливают свой выбор на непосредственных измерениях количества данных с помощью существующих программных инструментов. Для измерений используется программный инструмент Intel Performance Counter Monitor, позволяющей оценить количе- ство данных, передаваемых между кеш-памятью второго и третьего уровней каждого ядра. В работе рассматриваются три варианта нагрузки на ядро – два искусственных теста и фоновая нагрузка от операционной системы. Для каждого типа нагрузки в работе приведены численные значения количества данных, проходящих по шине между кешем второго и третьего уровней, и показана их зависимость от тактовой частоты работы процессора и количества ядер.
In this paper, a principal architecture of common purpose CPU and its main components are discussed, CPUs evolution is considered and drawbacks that prevent future CPU development are mentioned. Further, solutions proposed so far are addressed and a new CPU architecture is introduced. The proposed architecture is based on wireless cache access that enables a reliable interaction between cores in multicore CPUs using terahertz band, 0.1-10THz. The presented architecture addresses the scalability problem of existing processors and may potentially allow to scale them to tens of cores. As in-depth analysis of the applicability of the suggested architecture requires accurate prediction of traffic in current and next generations of processors, we consider a set of approaches for traffic estimation in modern CPUs discussing their benefits and drawbacks. The authors identify traffic measurements by using existing software tools as the most promising approach for traffic estimation, and they use Intel Performance Counter Monitor for this purpose. Three types of CPU loads are considered including two artificial tests and background system load. For each load type the amount of data transmitted through the L2-L3 interface is reported for various input parameters including the number of active cores and their dependences on the number of cores and operational frequency.
The authors declare that there are no conflicts of interest present.