Об одном подходе к построению сетевого процессорного устройства

В работе предложена архитектура и основные требования к сетевому процессору для OpenFlow коммутаторов программно-конфигурируемых сетей (ПКС). Представлен анализ архитектур известных сетевых процессоров – NP-5 компании EZchip (в настоящее время Mellanox) и Tofino компании Barefoot Networks. Рассмотрены достоинства и недостатки двух разных вариантов архитектур сетевого процессора: на основе конвейеров, ячейки которых представлены набором процессорных ядер общего назначения, и на основе конвейеров, ячейкам которых соответствуют ядра, специализированные под конкретные операции обработки пакета. На основе выделенного набора наиболее общих сценариев обработки пакетов предложена новая архитектура сетевого процессорного устройства (СПУ) с функционально специализированными ячейками (стадиями) конвейера. В статье представлено описание имитационной модели СПУ предложенной архитектуры. Имитационная модель построена на языке C++ с использованием открытой библиотеки SystemC. Для проведения функционального тестирования полученной модели СПУ были реализованы описанные сценарии обработки пакетов на языке С. Для оценки производительности предложенной архитектуры СПУ в ходе исследования были использованы программные средства компании KM211, а также семейство микроконтроллеров KMX32. Оценка производительности СПУ проводилась на основе имитационной модели. Получены оценки времени обработки одного пакета и средняя пропускная способность модели СПУ для каждого сценария. Эти оценки показали, что полученная скорость СПУ позволяет их использование в коммутаторах уровня распределения (агрегации).

1. Смелянский Р. Л., “Программно-конфигурируемые сети”, Открытые системы. СУБД, 9 (2012), 15–26.

2. Смелянский Р. Л., “Технологии реализации программно конфигурируемых сетей: Overlay vs OpenFlow”, Журнал сетевых решений LAN, 2014, № 4, 53–55.

3. Kornaros G., Multi-core embedded systems, Boca Raton, FL: CRC Press, 2010.

4. Cisco Networking Academy, Connecting Networks Companion Guide, Cisco Press, 2014.

5. EZchip NP-5 Product Brief, http://www.ezchip.com.

6. Bosshart P., et al., “P4: Programming protocol-independent packet processors”, ACM SIGCOMM Computer Communication Review, 44:3 (2014), 87–95.

7. “Tofino: World's fastest P4-programmable Ethernet switch ASICs", Barefoot, https://barefootnetworks.com/products/brief-tofino/.

8. Kaushalram A., Budiu M., Kim C., Data-plane stateful processing units in packet processing pipelines, US Patent App 14864088, 2017, http://www.freepatentsonline.com/y2017/0093987.html.

9. Accellera Standarts: SystemC, http://www.accellera.org/downloads/standards/systemc.

10. “Семейство микроконтроллеров KMX32”, http://km211.ru .

11. Петров И. С., Смелянский Р. Л., “Минимизация группового трафика и обеспечение его отказоустойчивости в программно-конфигурируемых сетях”, Известия Российской академии наук. Теория и системы управления, 2018, № 3, 64–75.